Am 6. November begann der führende Wafer-Foundry TSMC laut einem Bericht des ausländischen Medienhauses The Information kürzlich mit der Planung eines Produktionsschemas für 3D-DRAM, und die unmittelbare Triebkraft für diese Entscheidung kommt von seinem größten Kunden Nvidia. Die durch das Rennen um KI-Rechenleistung ausgelöste Speicherknappheit und der Preisanstieg zwingen Nvidia, Versorgungswege jenseits der drei traditionellen Speicherriesen zu suchen, und TSMC wurde an die vorderste Front gedrängt.
Sollte der Plan Wirklichkeit werden, wird TSMC weiter in das Feld der Speicherfertigung eindringen, das lange von Samsung, SK Hynix und Micron dominiert wurde, und über die Logikchip-Fertigung und das Advanced Packaging hinausgehen. Basierend auf den verfügbaren Informationen sieht dies jedoch eher nach einem langfristigen Spiel aus, bei dem technologische Reserven die zugrundeliegende Karte, Kundendruck der Katalysator und 2029 der Zeitanker sind, als nach einer unmittelbar bevorstehenden Investition in eine Produktionslinie.
Nvidias Angst, TSMCs Optionen
Der Bericht, der sich auf zwei mit der Angelegenheit vertraute Personen beruft, legte offen, dass TSMC erwägt, sein Geschäft auf das Feld der Fertigung fortschrittlicher Speicherchips auszuweiten, und auf Wunsch seines größten Kunden Nvidia eine Bewertung der Machbarkeit der 3D-DRAM-Produktion begonnen hat. Dieser Schritt dürfte es TSMC ermöglichen, künftig einen größeren Anteil an der KI-Hardware-Lieferkette zu besetzen.
3D-DRAM ist eine Speicherarchitektur, die die Kapazität durch vertikales Stapeln von Speicherzellen erhöht (anstelle der traditionellen horizontalen einschichtigen Anordnung). Sollte der Plan Wirklichkeit werden, wird TSMC mit Samsung Electronics, SK Hynix und Micron konkurrieren, den drei Herstellern, die lange den Speichermarkt dominiert haben.
Zu den konkreten Optionen von TSMC gehören der Bau eines dedizierten neuen Werks oder der Erwerb eines bestehenden Halbleiterwerks und dessen Umrüstung in eine 3D-DRAM-Produktionslinie. Der letztere Weg hat bereits einen Präzedenzfall – Micron schloss im März dieses Jahres die Übernahme eines Wafer-Fabs von Powerchip Semiconductor Manufacturing Corp in Taiwan, China, für 1,8 Milliarden US-Dollar ab und plant, es für die Fertigung fortschrittlicher Speicherchips umzurüsten.
Bemerkenswert ist, dass dieser Plan von Hsu Kuo-chin geleitet wird, dem Vizepräsidenten von TSMC, der für Advanced-Packaging-Technologie verantwortlich ist. Hsu Kuo-chin war zuvor Vorsitzender von Micron Taiwan und verfügt über einen zusammengesetzten Hintergrund sowohl in der Speicherfertigung als auch in der Chipintegration. Diese Regelung impliziert, dass TSMCs Betrachtung des Speicherfelds kein vorübergehender Einfall ist, sondern dass ein leitender Angestellter mit Branchenerfahrung die Machbarkeitsdemonstration vorantreibt.
Seit letztem Jahr hat die anhaltend boomende KI-Welle zu einer schweren Knappheit an Speicherchips und einem starken Preisanstieg geführt. Für Nvidia ist die Versorgung mit dem für seine KI-Chips erforderlichen High-Bandwidth-Memory (HBM) stark auf Samsung, SK Hynix und Micron konzentriert. Die Einführung von TSMC als potenziellem Lieferanten eines neuen Speichertyps ist im Wesentlichen die Suche nach einem alternativen Weg auf der „Foundry-Seite“ für den Speicher-Engpass von KI-Chips.
Zu dieser Nachricht wahrte die offizielle Antwort von TSMC ihre gewohnte Vorsicht: Das Unternehmen äußert sich nicht zu Marktgerüchten oder Spekulationen und betont, dass es sich stets auf sein Kerngeschäft der Wafer-Fertigung konzentriert habe, mit dem Ziel, ein vertrauenswürdiger Technologie- und Kapazitätslieferant für die globale Logikchip-Industrie zu werden.
Patente zuerst, Roadmap später
TSMCs technologische Akkumulation im Bereich 3D-DRAM zeigt ein Muster, bei dem „die Patentstrategie der offiziellen Roadmap vorausgeht“.
Laut dem koreanischen Medienhaus Economy Tribune, das als erstes TSMCs Patentaktivitäten nach dem Aufkommen der Gerüchte durchsortierte: TSMC beantragte im Jahr 2020 ein US-Patent für hochdichte 3D-DRAM-Zellen und Kondensatorstrukturen und veröffentlichte im Jahr 2025 ein Patent für eine vertikale DRAM-Struktur und ein Herstellungsverfahren.
Darüber hinaus erwähnte SemiWiki in seiner Analyse, dass TSMC öffentlich die Patente US20220359529A1 und US20230240066A1 beantragt hat, die jeweils Integrationsschemata für vertikale Kanaltransistoren und gestapelte Kondensatoren beschreiben.
Nach Überprüfung der relevanten Patentdatenbanken erfuhr Core Intelligence News, dass das Patent US20220359529A1 im September 2021 eingereicht wurde und eine integrierte Struktur von Vertikalkanaltansistoren mit hybriden Graben- und gestapelten Kondensatoren beschreibt, die versucht, eine ausreichende Kapazität beizubehalten und gleichzeitig den Zellen-Footprint zu reduzieren; das Patent US20230240066A1 wurde im Juli 2023 eingereicht und beschreibt eine vertikale DRAM-Struktur und deren Herstellungsverfahren. Dessen Kernkonzept besteht darin, den Kondensator direkt über einem vertikalen Gate-All-Around-(GAA-)Transistor zu platzieren und die Back-End-of-Line-(BEOL-)Integration zu nutzen, sodass Speicherzellen Schicht für Schicht gestapelt werden können. Die Anmeldung erwähnt außerdem Design-Details wie einen 4F²-Speicherzellen-Footprint, eine zweilagige Bitline-Verdrahtung zur Reduzierung der parasitären Kapazität und Luftspalte zwischen Wortleitungen.
Darüber hinaus fand Core Intelligence News auch heraus, dass zu den erteilten oder anhängigen 3D-DRAM-Patenten von TSMC US11903216B2 (erteilt im Februar 2024) gehört, das mehrere Strukturierungsverfahren für dreidimensionale Speicherbauelemente betrifft; US20260333663A1 (eingereicht im Juli 2026), das die Integrationsdichte und Leistung durch dreidimensionale Strukturdesigns auf Transistorebene (wie Ω-förmige Kanalschichten) verbessert und dabei die durch die Kondensatorherstellung bedingte Komplexität vermeidet; US20240381657A1 (eingereicht im November 2024), dessen beschriebenes dreidimensionales Speicherarray aus Dünnschichttransistoren (TFTs) mit dreidimensionalen Kanalbereichen besteht, und dreidimensionale Kanal-TFTs sind genau einer der Schlüsselwege zur Realisierung von hochdichtem 3D-DRAM.
Die oben genannten Patentoffenbarungen sollten jedoch als technologische Erkundung verstanden werden und nicht als Produktionsreife oder als kommerzielle DRAM-Verpflichtung. Verschiedene Patente zu einer einzigen Architektur zu kombinieren oder daraus abzuleiten, dass TSMC kurz vor der Massenproduktion von 3D-DRAM steht, entbehrt einer Grundlage.
Ein aussagekräftigeres Signal als die 3D-DRAM-bezogenen Patente kommt jedoch aus TSMCs eigener Technologie-Roadmap. In seiner Analyse des TSMC 2026 North America OIP Ecosystem Forum stellte Counterpoint Research fest, dass TSMC DRAM-on-logic in seine Roadmap für 2029 aufgenommen hat, mit dem Ziel, etwa das Dreifache der Bandbreite von HBM5E bei einem Energieverbrauch von unter 1 pJ/bit zu erreichen.
Die technischen Implikationen von DRAM-on-logic stimmen stark mit 3D-DRAM überein: Speicherzellen und Logikschaltungen in getrennten Schichten herzustellen und sie dann vertikal zu bonden, ist genau das Kernmerkmal, das 3D-DRAM von traditionellem DRAM unterscheidet. Mit anderen Worten liegt TSMCs potenzieller Vorteil bei 3D-DRAM nicht darin, „Speicherzellen herzustellen“, sondern darin, „Logik und Speicher auf hochdichte, energiearme Weise zusammenzustapeln“.
TSMC hat in der Tat eine Erfolgsbilanz in der Massenproduktion, wenn es um das „Stapeln“ von Speicherwafern geht. Laut seinem Jahresbericht ist seine Einzelschicht-Speicherwafer-Stapeltechnologie unter seinem 55-nm-Logikprozess in die stabile Massenproduktion eingetreten. Allerdings sind das Stapeln fertiggestellter DRAM-Wafer und der Aufbau vertikal wiederholender Speicherzellen innerhalb des Speicherarrays zwei verschiedene Dinge. TSMC konzentriert sich stärker auf Ersteres (HBM-Basis-Logik-Die, CoWoS-Packaging), wo seine Rolle Foundry und Packaging ist, und es hat sehr wenig praktische Erfahrung mit Letzterem.
Das 3D-DRAM-Rennen unter den drei Speicherriesen
Wenn TSMC wirklich in den Wettbewerb einsteigt, wird es sich einer Gruppe von Konkurrenten gegenübersehen, die bereits seit mehreren Jahren auf der 3D-DRAM-Spur unterwegs sind.
Samsungs Roadmap ist die klarste: 4F²-Vertikalkanaltransistoren werden kontinuierlich über drei Generationen von Knoten, 10a, 10b und 10c, verwendet, und erst beim 10d-Knoten wird es auf 3D-gestapeltes DRAM umsteigen. Im Februar 2026 auf der ISSCC hat es bereits einen 16Gb-4F²-DRAM-Prototyp vorgestellt; 10a soll die Entwicklung 2026 abschließen, 2027 Qualitätstests durchlaufen und 2028 in die Massenproduktion gehen. Samsung hat intern die Validierung der 16-Schicht-3D-DRAM-Stapelung abgeschlossen, und in Zukunft werden Speicherzellen und periphere Schaltkreise separat gefertigt und dann durch Hybrid Bonding integriert.
SK Hynix hat 3D-DRAM als Kern-F&E-Richtung für DRAM unter 10 Nanometern eingestuft, und auf der VLSI 2025 hat sein CTO persönlich die 4F²-Vertikal-Gate-Plattform und die 3D-DRAM-Roadmap vorgestellt.
Micron ist nach mehr als zwanzig Jahren Bewertung der 4F²-Technologie zu dem Schluss gekommen, dass „es entlang dieser Richtung keinen praktischen Nutzen gibt“, und plant daher, 4F² zu überspringen und sich auf die Kontinuität der 6F²-Architektur zu verlassen, bis 3D-DRAM ausgereift ist. Micron hat 3D-DRAM in seiner Technologieplanung zwischen den Knoten 1ζ (1-zeta) und 1η (1-eta) platziert. Micron betont jedoch ausdrücklich, dass 3D-DRAM tatsächlich eine parallele F&E-Route ist und kein festgelegter Plan, traditionelles DRAM an einem bestimmten Knoten sofort zu ersetzen.
Was diese drei großen DRAM-Hersteller gemeinsam haben, ist: Ihre angesammelte Ingenieurserfahrung in der DRAM-Fertigung, Yield-Kontrolle, Kostenoptimierung und Kapazitätshochfahrung sind Dinge, die TSMC kurzfristig nur schwer nachbilden kann. Die vertikale Stapelstruktur von 3D-DRAM erhöht die Fertigungskomplexität weiter; zum Beispiel ist das Yield-Risiko in Ätz-, Abscheidungs- und Bonding-Schritten umso höher, je mehr gestapelte Schichten es gibt. Wenn TSMC Produktionslinien von Grund auf neu aufbaut, könnte es mehrere Jahre von der Installation der Ausrüstung bis zur stabilen Massenproduktion dauern.
Darüber hinaus ist die starke Zyklizität der Speicherindustrie ein weiteres Bedenken. Historisch gesehen haben Speicherknappheiten oft dazu geführt, dass Hersteller überstürzt in den Kapazitätsausbau eintraten, und bis die neue Kapazität online ging, war die Nachfrage möglicherweise bereits wieder zurückgegangen. Als Foundry-Unternehmen, dessen Bruttomarge lange Zeit über 50 % geblieben ist, ist ungewiss, ob TSMC bereit ist, die potenziell schweren Gewinnschwankungen des Speichergeschäfts zu tragen. Darüber hinaus waren die Speicherpreise schon immer sehr volatil, der Bau neuer Fabs erfordert enormes Kapital, und es kann Jahre dauern, bis die Kapazität auf den Markt kommt; ob TSMC den Plan letztendlich umsetzen wird, ist noch nicht entschieden.
Fazit:
Für TSMC ist der klügste Kurs möglicherweise nicht, der vierte Speicherhersteller zu werden, sondern vielmehr seine Fähigkeiten in „Logik + Packaging“ zu nutzen, um ein unverzichtbarer Integrator im 3D-DRAM-Zeitalter zu werden. Mit anderen Worten: Speicherzellen können von Dritten gefertigt werden, aber Speicher und Logik mit dem niedrigsten Stromverbrauch und der höchsten Bandbreite zusammenzubonden, darin ist TSMC besser als jeder andere. Ob es bereit ist, für Nvidia einen weiteren Schritt nach vorne zu machen und wirklich in die 3D-DRAM-Fertigung einzusteigen, bleibt abzuwarten.
Dieser Artikel stammt aus dem WeChat-öffentlichen Konto: Core Intelligence News , Redakteur: Core Intelligence News - Langkejian, Autor: Core Intelligence News Langkejian
